Direction scientifique
Transfert de connaissances vers l'industrie

Nos Thèses par thème

Imageur SPAD multimodal par temps de vol exploitant la fusion de données

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Circuits Intégrés, Intelligents pour l'Image

MSc, diplôme d'ingénieur

01-10-2019

SL-DRT-19-0301

william.guicquero@cea.fr

Les capteurs de profondeurs représentent actuellement un sujet très porteur. En effet, dans les domaines du transport, des dispositifs électroniques portables et de l'internet des objets, les données d'images tridimensionnelles tendent à se démocratiser de façon à offrir de nouvelles opportunités applicatives. Il existe une grande diversité de technologies de capteurs 3D, soit par imagerie passive (defocus, stéréovision, pixels à phase?) ou par imagerie active (ultrasons, lumière structurée, temps de vol?). Chacun de ces systèmes répond à certaines contraintes en termes de dynamique de profondeur acquise notamment (précision de la mesure, distance maximum). Dans cette thèse, nous étudierons le cas spécifique des photodiodes à avalanche (SPAD). Les résultats scientifiques récents concernant ce composant électro-photonique tendent à démontrer sa pertinence dans le contexte d'un usage pour de l'imagerie par temps de vol (ToF), en particulier dans le cas d'une intégration avec un flot de conception 3D afin d'avoir un pas pixel de l'ordre de la dizaine de micromètre. Cependant, la nature des données collectées par ce type de composant nécessite d'importants traitements au sein du capteur pour en extraire une information pertinente. L'objet de cette thèse sera de revisiter les approches traditionnelles de traitement de l'histogramme issu des SPADs par une extraction directe de caractéristiques des données brutes. Deux volets seront abordés en fonction du profil du candidat, le premier portera sur les modifications possibles des architectures de capteurs à SPAD permettant de tirer des informations multi-modales tandis que le second sera plus théorique concernant des méthodes de fusion de données afin d'améliorer la qualité de la reconstruction des cartes de profondeur.

Convertisseurs d'énergie continue-continue aux échelles du micro-Watt et du millimètre

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

microélectronique, électronique de puissance

01-09-2019

SL-DRT-19-0314

antoni.quelel@cea.fr

La réduction de la consommation des circuits électroniques (de type radiofréquence, analogique ou numérique) autorise une autonomie énergétique de plusieurs années à des systèmes de surveillance à bas débit, dans un volume géométrique sub-centimétrique. Pour répondre à la gestion nécessairement parcimonieuse de l'énergie à partir d'un stock ou d'une disponibilité limités (batteries ou grappilleurs d'énergie), il est nécessaire de développer des alimentations de type continue-continue, abaisseur de tension, délivrant des puissances dans une gamme inhabituelle (du nano- au micro-Watts), de manière efficace (>80%) et compactes (compatible avec un système sub-centimétrique). Il n'existe pas actuellement de produits commerciaux ni de publications scientifiques concernant ces exigences. La thèse se propose d'étudier ces alimentations que nous nommerons « alimentation lilliputienne » en balayant les structures de conversion existantes, au regard de la palette offerte par les avancées technologiques des circuits et des composants passifs intégrés mais sous des contraintes inhabituelles en électronique de puissance : très faible puissance et très faible volume.

Etude d'antennes à réseaux transmetteurs reconfigurables aux fréquences sub-THz en technologie monolithique

Département Systèmes

Laboratoire Antennes, Propagation, Couplage Inductif

Master 2 recherche, école d'igénieur, Master of Science en télécommunications, en micro-ondes ou en électronique des hautes fréquences

01-12-2018

SL-DRT-19-0320

antonio.clemente@cea.fr

En raison de la rareté des ressources spectrales et de la nécessité d'une large bande passante pour les communications à haut débit, les bandes millimétriques (mm-wave) et sub-THz de 30 à 350 GHz sont très attractives pour les futures applications de communications hautes performances. Dans ce contexte, des antennes avec un gain important et une possibilité de couverture radioélectrique reconfigurable (dépointage électronique de faisceau, faisceaux multiples, faisceaux formés) sont nécessaires pour le développement des nouvelles applications (civiles et militaires). Typiquement constituées d'un ou plusieurs panneaux rayonnants fonctionnant en transmission et illuminés par une sources focale ou par un réseau focal, les antennes à réseaux transmetteurs (également appelées lentilles discrètes) sont une technologie antennaire très prometteuses car elles sont réalisées grâce à des technologies planaires de type circuit imprimé compatibles avec l'intégration de dispositifs actifs (diodes, MEMS, NEMS, semi-conducteurs, etc.) qui peuvent permettre le contrôle du champ électromagnétique dans l'ouverture rayonnante, et elles offrent de très bonnes performances (bande passante, pureté de polarisation). Les études réalisées par le CEA et l'IETR (université de Rennes I) à partir du 2006 ont permis la démonstration des potentialités des réseaux transmetteurs dans la bande 10-170 GHz et le développement conjoint d'une expertise à la pointe au niveau international dans ce domaine. Les innovations majeures scientifiques et techniques par rapport à l'état de l'art sont les suivantes : premières démonstrations expérimentales au niveau mondial (1) d'antennes plates ultra-directives (gain > 43 dBi) et très efficaces (rendement > 70%) à 300 GHz, (2) de réseaux transmetteurs ultra-plats, (3) de techniques d'auto-alignement et de formation de faisceau pour antennes ultra-directives aux fréquences > 80 GHz.

Modèle de programmation bas niveau pour architecture "non Von Neumann"

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Infrastructure et Ateliers Logiciels pour Puces

Master informatique / Ecole d'ingénieur

01-10-2019

SL-DRT-19-0325

Henri-Pierre.Charles@cea.fr

Depuis les années 60 le modèle de programmation utilisé par les processeurs est le modèle "Von Neumann" dans lequel un processeur va chercher instructions et données à traiter dans la même mémoire. L'augmentation de la densité de transistor sur une puce a permis d'augmenter sa fréquence de fonctionnement mais a produit un "goulot d'étranglement" vers la mémoire qui ne peut pas fournir instructions et données à la même fréquence : le mur de la mémoire. Beaucoup de solutions architecturales ont été proposées pour résoudre ce goulot d'étranglement. Une des solutions que nous étudions est une architecture dans laquelle les calculs sont réalisés dans la mémoire, sans déplacer les données vers le processeur. L'évaluation de cette solution a montré des gains potentiels impressionnants en vitesse (x10000) et en énergie (x30). Pour exploiter ce potentiel il faut changer de modèle de programmation car les instructions ne seront plus lues en mémoire mais générées par un processeur qui pilotera un ou plusieurs plan mémoire. Le sujet de la thèse portera la compilation d'un langage haut niveau vers un flot d'instructions entrelaçant des instructions processeurs chargé du contrôle et des calculs d'adresse et des instructions permettant de piloter les calculs en mémoire. Cette thèse s'inscrit dans un projet plus large de réalisation de système contenant des mémoires permettant de réaliser ces calculs.

Capteur d'images CMOS adaptatif pour systèmes de vision intelligents

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Circuits Intégrés, Intelligents pour l'Image

Master ou ingénieur en microélectronique

01-10-2019

SL-DRT-19-0335

william.guicquero@cea.fr

Cette thèse se propose d'explorer de nouvelles architectures de capteurs de vision pour améliorer la réactivité du capteur et faciliter le traitement de son image. L'imageur étudié pendant cette thèse utilisera les technologies microélectroniques émergentes dites « 3D » du CEA leti. Ces technologies permettent d'empiler plusieurs circuits intégrés et présentent l'avantage de proposer une très forte densité d'interconnexions permettant d'envisager des connexions au niveau du pixel de l'imageur. Cela nous permet d'envisager de revoir complètement la chaîne de l'image d'un imageur standard (lecture, amplification, compensation, colorisation, rendu de ton) en amenant au système complet plus d'agilité, une meilleure qualité d'image, une meilleure efficacité énergétique, le tout avec une faible surface de silicium. Le doctorant bénéficiera durant ses 3 années de thèse de l'expertise et de l'excellence scientifique de tout le CEA-Leti pour atteindre des objectifs élevés d'innovation à travers des brevets et des publications de rang international. Le candidat, dynamique et autonome, titulaire d'un Bac +5 en microélectronique, plus particulièrement en conception de circuit intégré analogique et mixte. Une bonne maitrise des outils CAO associés (Cadence, Matlab) sera attendue et des compétences en traitement d'images seront appréciées. Le déroulement des 3 années de thèse commencera par l'étude de l'état de l'art, puis le doctorant définira l'architecture optimale, la concevra et testera un prototype mettant en évidence les potentialités scientifiques et industrielles des solutions proposées.

Architecture de calcul massivement parallèle proche mémoire

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Intégration Silicium des Architectures Numériques

Master 2 Recherche ou Ingénieur - Spécialité microélectronique, architecture système sur puce, conception

01-10-2019

SL-DRT-19-0364

romain.lemaire@cea.fr

Les Systèmes-sur-puce (SoC) pour le calcul embarqué ont toujours été contraint par la bande-passante d'accès à la mémoire. Aujourd'hui avec le développement de nouvelles applications très consommatrices de données, les coûts (latence, énergie) d'accès à mémoire pour effectuer les calculs est fortement croissant. Un nouveau paradigme de calcul consistant à réaliser le calcul dans la mémoire (IMC: In-Memory Computing) a été proposé: l'idée est de traiter les données là où elles sont stockées pour gagner en latence et en énergie. La séparation entre unité de calcul et unité de stockage s'estompe introduisant de toutes nouvelles architectures. L'objectif du travail de thèse est de définir une architecture de calcul massivement parallèle proche mémoire, permettant en particulier d'interconnecter une matrice de tuiles de calcul à base de mémoire IMC pour du parallélisme d'exécution (multiprocesseur) et d'accès aux données (bancs mémoires multiples). La thèse s'appuiera sur les travaux existants dans le laboratoire sur des mémoires de type SRAM et s'orientera vers des mémoires à plus haute densité. Le sujet nécessite une approche exploratoire via de la modélisation de l'architecture proposée en lien avec les applications visées (big data, intelligence artificielle). La conception et la réalisation silicium de briques innovantes de l'architecture permettront de valider les concepts proposés.

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