Direction scientifique
Transfert de connaissances vers l'industrie

Nos Thèses par thème

Architectures pour assurer la sureté de fonctionnement des systèmes à base de réseaux de neurones

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Intégration Silicium des Architectures Numériques

Ingénieur en micro-electronique

01-09-2019

SL-DRT-19-0296

adrian.evans@cea.fr

Les réseaux de neurones sont utilisés dans des systèmes informatiques critiques tels que ceux utilisés dans la reconnaissance d'images pour la conduite autonome. Ces systèmes doivent respecter les normes de sûreté de fonctionnement, et il est donc essentiel d'assurer leur bon fonctionnement même en présence de fautes et de démontrer que ces systèmes peuvent détecter les fautes susceptibles de créer une situation dangereuse. Le même réseau formel peut être réalisé sur différentes plateformes matérielles (CPU, FPGA, etc), selon les besoins en performance. Pour certaines applications, un codage impulsionnel des données et des neurones analogiques permettent une réduction importante de la consommation énergétique. On sait comment analyser et améliorer la fiabilité des systèmes numériques classiques (microcontrôleurs, RAM, etc), mais ces approches ne sont pas adaptées aux réseaux de neurones, surtout les réseaux à codage impulsionnel et avec des neurones analogiques. L'objectif de cette thèse est de trouver des approches pour améliorer la tolérance aux fautes des réseaux impulsionnels. Dans la première partie de la thèse, de nouveaux modèles de fautes et des métriques quantitatives pour mesurer l'état de fonctionnement seraient développés. Des cas d'études avec codage classique et avec des réseaux impulsionnels seraient mis en place pour avoir des points de repère. Il faut traiter le cas d'apprentissage « hors-ligne » et celui d'apprentissage non-supervisé. Ensuite, le candidat doit proposer de nouvelles techniques pour détecter et gérer les fautes afin de rendre le système plus robuste. Une voie d'exploration consiste à proposer des techniques pour tester le système quand il est opérationnel (« on-line test »). Une autre voie consiste à adapter l'architecture du réseau formel ou de traiter les données d'apprentissage.

Acquisition compressive non lineaire pour des applications d'inférence en imagerie

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Circuits Intégrés, Intelligents pour l'Image

MSc, diplôme d'ingénieur

01-10-2019

SL-DRT-19-0299

william.guicquero@cea.fr

Dans un contexte où les capteurs d'images et la vision artificielle tendent à se démocratiser de plus en plus, l'enjeu majeur réside dans la façon de traiter les informations, de la manière la plus efficace et au plus proche des capteurs. Dans ce type de système embarqué, les capacités de prises de décision intelligentes continuent à s'étendre tandis que les ressources disponibles (mémoire, puissance de calcul et consommation) restent fortement contraintes. La consommation des capteurs et traitements associés est largement liée à la quantité de données et donc à la dimensionnalité des signaux. C'est pourquoi les nouvelles méthodes basées sur l'acquisition compressive semblent particulièrement prometteuses car rendant possible des gains à la fois côté capteur et calculs. En particulier, de récents résultats théoriques démontrent que des techniques d'apprentissage machine s'appliquent directement sur des données acquises à l'aide de ce paradigme. Cependant, les résultats actuels se cantonnent pour le moment aux techniques dites « linéaires ». Dans le cadre de cette thèse, il s'agira donc d'identifier les limitations théoriques liées à la combinaison de l'acquisition compressive et des techniques plus avancées de Machine Learning afin de définir des flots algorithmiques en rupture permettant de meilleurs compromis ressources/performances. Fort d'une expertise au sein du laboratoire sur ces deux thématiques, cette thèse aura pour but d'évaluer l'intérêt de l'introduction de non-linéarités durant le processus de traitement. L'objectif final sera d'identifier des leviers pour la conception d'un capteur d'image intelligent réalisant de la reconnaissance de contexte (e.g., détection d'objets spécifiques dans une scène et ce à moindre coût matériel).

Imageur SPAD multimodal par temps de vol exploitant la fusion de données

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Circuits Intégrés, Intelligents pour l'Image

MSc, diplôme d'ingénieur

01-10-2019

SL-DRT-19-0301

william.guicquero@cea.fr

Les capteurs de profondeurs représentent actuellement un sujet très porteur. En effet, dans les domaines du transport, des dispositifs électroniques portables et de l'internet des objets, les données d'images tridimensionnelles tendent à se démocratiser de façon à offrir de nouvelles opportunités applicatives. Il existe une grande diversité de technologies de capteurs 3D, soit par imagerie passive (defocus, stéréovision, pixels à phase?) ou par imagerie active (ultrasons, lumière structurée, temps de vol?). Chacun de ces systèmes répond à certaines contraintes en termes de dynamique de profondeur acquise notamment (précision de la mesure, distance maximum). Dans cette thèse, nous étudierons le cas spécifique des photodiodes à avalanche (SPAD). Les résultats scientifiques récents concernant ce composant électro-photonique tendent à démontrer sa pertinence dans le contexte d'un usage pour de l'imagerie par temps de vol (ToF), en particulier dans le cas d'une intégration avec un flot de conception 3D afin d'avoir un pas pixel de l'ordre de la dizaine de micromètre. Cependant, la nature des données collectées par ce type de composant nécessite d'importants traitements au sein du capteur pour en extraire une information pertinente. L'objet de cette thèse sera de revisiter les approches traditionnelles de traitement de l'histogramme issu des SPADs par une extraction directe de caractéristiques des données brutes. Deux volets seront abordés en fonction du profil du candidat, le premier portera sur les modifications possibles des architectures de capteurs à SPAD permettant de tirer des informations multi-modales tandis que le second sera plus théorique concernant des méthodes de fusion de données afin d'améliorer la qualité de la reconstruction des cartes de profondeur.

Convertisseurs d'énergie continue-continue aux échelles du micro-Watt et du millimètre

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

microélectronique, électronique de puissance

01-09-2019

SL-DRT-19-0314

antoni.quelel@cea.fr

La réduction de la consommation des circuits électroniques (de type radiofréquence, analogique ou numérique) autorise une autonomie énergétique de plusieurs années à des systèmes de surveillance à bas débit, dans un volume géométrique sub-centimétrique. Pour répondre à la gestion nécessairement parcimonieuse de l'énergie à partir d'un stock ou d'une disponibilité limités (batteries ou grappilleurs d'énergie), il est nécessaire de développer des alimentations de type continue-continue, abaisseur de tension, délivrant des puissances dans une gamme inhabituelle (du nano- au micro-Watts), de manière efficace (>80%) et compactes (compatible avec un système sub-centimétrique). Il n'existe pas actuellement de produits commerciaux ni de publications scientifiques concernant ces exigences. La thèse se propose d'étudier ces alimentations que nous nommerons « alimentation lilliputienne » en balayant les structures de conversion existantes, au regard de la palette offerte par les avancées technologiques des circuits et des composants passifs intégrés mais sous des contraintes inhabituelles en électronique de puissance : très faible puissance et très faible volume.

Etude d'antennes à réseaux transmetteurs reconfigurables aux fréquences sub-THz en technologie monolithique

Département Systèmes

Laboratoire Antennes, Propagation, Couplage Inductif

Master 2 recherche, école d'igénieur, Master of Science en télécommunications, en micro-ondes ou en électronique des hautes fréquences

01-12-2018

SL-DRT-19-0320

antonio.clemente@cea.fr

En raison de la rareté des ressources spectrales et de la nécessité d'une large bande passante pour les communications à haut débit, les bandes millimétriques (mm-wave) et sub-THz de 30 à 350 GHz sont très attractives pour les futures applications de communications hautes performances. Dans ce contexte, des antennes avec un gain important et une possibilité de couverture radioélectrique reconfigurable (dépointage électronique de faisceau, faisceaux multiples, faisceaux formés) sont nécessaires pour le développement des nouvelles applications (civiles et militaires). Typiquement constituées d'un ou plusieurs panneaux rayonnants fonctionnant en transmission et illuminés par une sources focale ou par un réseau focal, les antennes à réseaux transmetteurs (également appelées lentilles discrètes) sont une technologie antennaire très prometteuses car elles sont réalisées grâce à des technologies planaires de type circuit imprimé compatibles avec l'intégration de dispositifs actifs (diodes, MEMS, NEMS, semi-conducteurs, etc.) qui peuvent permettre le contrôle du champ électromagnétique dans l'ouverture rayonnante, et elles offrent de très bonnes performances (bande passante, pureté de polarisation). Les études réalisées par le CEA et l'IETR (université de Rennes I) à partir du 2006 ont permis la démonstration des potentialités des réseaux transmetteurs dans la bande 10-170 GHz et le développement conjoint d'une expertise à la pointe au niveau international dans ce domaine. Les innovations majeures scientifiques et techniques par rapport à l'état de l'art sont les suivantes : premières démonstrations expérimentales au niveau mondial (1) d'antennes plates ultra-directives (gain > 43 dBi) et très efficaces (rendement > 70%) à 300 GHz, (2) de réseaux transmetteurs ultra-plats, (3) de techniques d'auto-alignement et de formation de faisceau pour antennes ultra-directives aux fréquences > 80 GHz.

Modèle de programmation bas niveau pour architecture "non Von Neumann"

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Infrastructure et Ateliers Logiciels pour Puces

Master informatique / Ecole d'ingénieur

01-10-2019

SL-DRT-19-0325

Henri-Pierre.Charles@cea.fr

Depuis les années 60 le modèle de programmation utilisé par les processeurs est le modèle "Von Neumann" dans lequel un processeur va chercher instructions et données à traiter dans la même mémoire. L'augmentation de la densité de transistor sur une puce a permis d'augmenter sa fréquence de fonctionnement mais a produit un "goulot d'étranglement" vers la mémoire qui ne peut pas fournir instructions et données à la même fréquence : le mur de la mémoire. Beaucoup de solutions architecturales ont été proposées pour résoudre ce goulot d'étranglement. Une des solutions que nous étudions est une architecture dans laquelle les calculs sont réalisés dans la mémoire, sans déplacer les données vers le processeur. L'évaluation de cette solution a montré des gains potentiels impressionnants en vitesse (x10000) et en énergie (x30). Pour exploiter ce potentiel il faut changer de modèle de programmation car les instructions ne seront plus lues en mémoire mais générées par un processeur qui pilotera un ou plusieurs plan mémoire. Le sujet de la thèse portera la compilation d'un langage haut niveau vers un flot d'instructions entrelaçant des instructions processeurs chargé du contrôle et des calculs d'adresse et des instructions permettant de piloter les calculs en mémoire. Cette thèse s'inscrit dans un projet plus large de réalisation de système contenant des mémoires permettant de réaliser ces calculs.

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