Direction scientifique
Transfert de connaissances vers l'industrie

Nos Thèses par thème

Microscopie sans lentille 3d couplee a un reseau de neurones profond

Département Microtechnologies pour la Biologie et la Santé (LETI)

Laboratoire Imagerie et Systèmes d'Acquisition

Ingénieur Intelligence Artificielle / Optique

01-09-2019

SL-DRT-19-0605

lionel.herve@cea.fr

Au CEA-Leti, nous développons la microscopie sans lentille pour le suivi des cultures cellulaires. Cette technique repousse plusieurs limites de la microscopie conventionnelle (compacité, champ de vision, quantification, etc.). Nous avons récemment montré, pour la première fois, des séquences 3D+temps de culture de cellules 3D avec un microscope sans lentille. Nous avons observé des cellules sans aucun marquage dans un volume pouvant atteindre plusieurs millimètres cubes sur plusieurs jours. Cette nouvelle méthode de microscopie nous a permis d'observer un large éventail de phénomènes uniquement présents dans des environnements 3D. Toutefois ce prototype de microscope a encore les défauts d'un long temps de calcul pour la reconstruction (> 1 heure / image) et les volumes reconstruits présentent des artefacts dus au nombre limité d'acquisitions angulaires. Le travail de thèse portera sur la capacité des technologies de réseau de neurones profond à surmonter les limitations susmentionnées. Il s'agira d'obtenir un réseau de neurones de convolution sur la base de simulations de volumes de cultures cellulaires 3D (références) et de la réponse simulée de notre microscope 3D sans lentille actuel (entrées). Cette solution devrait permettre d'accélérer le processus de reconstruction et de fournir une reconstruction correcte de l'ensemble du volume. Cette approche posera deux questions scientifiques: est-ce qu'il est pertinent de simuler des données pour entraîner un réseau de neurones et comment évaluer la qualité de la reconstruction 3D obtenue via un réseau de neurones ? Profil du candidat recherché: - Diplôme d'ingénieur en mathématiques appliquées ou en sciences physiques. - Solides connaissances dans le traitement de l'image avec des compétences dans l'apprentissage en profondeur.

Processeur résistant et résilient aux attaques de fautes et aux attaques par canaux auxiliaires

Département Systèmes

Laboratoire Sécurité des Objets et des Systèmes Physiques

master 2 securité, électronique numérique, processeurs

01-09-2019

SL-DRT-19-0608

olivier.savry@cea.fr

Les crypto-processeurs ne sont pas les seuls à être sensibles aux attaques en fautes et aux attaques par canaux auxiliaires, les CPU le sont aussi. Malheureusement leurs sensibilités à ces menaces sont assez mal connues. Il s'agira dans cette thèse de caractériser les conséquences de ces fautes et de ces fuites. De nouvelles attaques side-channel de type horizontal basé sur du machine learning pourront être expérimentées pour remonter au code exécuté. Sur la base de ces connaissances, le doctorant devra implémenter un c?ur de processeur sur FPGA complètement résistant aux injections de fautes intentionnelles et aux attaques par canaux cachés. Les solutions de contremesures aux fautes sont souvent fondées sur la redondance (redondance spatiale et temporelle, code détecteur et correcteur d'erreur,?) qui ne font qu'augmenter les fuites et donc la vulnérabilité aux attaques side-channel. Cette approche est novatrice car elle vise à résoudre ce dilemme. La détection de fautes n'est toutefois pas la seule contrainte à prendre en compte, il faudra s'assurer que le CPU est résilient et capable de repartir d'un état stable aussi proche que possible de l'état qui a fauté.

Formalisation et simulation des mécanismes d'équilibrage du réseau électrique français

DPACA (CTReg)

Autre

Master informatique ou école ingénieur généraliste avec très bonnes bases en informatique

01-10-2019

SL-DRT-19-0617

javier.gil-quijano@cea.fr

Le marché de l'électricité est régi par des règles élaborées par le gestionnaire du réseau de transport d'électricité, avec le concours des gestionnaires de réseau de distribution pour certaines parties, puis approuvées par la Commission de Régulation de l'Energie ou le Ministre en charge de l'énergie. Ces règles décrivent les rôles et responsabilités des différents acteurs impliqués dans l'équilibrage du réseau, les modalités d'échange de l'énergie et de la capacité entre ces acteurs ainsi que les pénalités financières associées aux non respects de certaines contraintes. Ces documents assurent ainsi la sécurité d'alimentation de notre pays, en conciliant la liberté de commercer avec les contraintes techniques inhérentes au produit « électricité ». La caractéristique majeure de ce produit est liée au fait qu'à chaque instant, la consommation doit rigoureusement être égale à la production. Les règles de marché font l'objet d'évolutions régulières, notamment pour faciliter l'intégration des productions renouvelables décentralisées, pour susciter l'implication des consommateurs dans les mécanismes d'équilibrage, le tout conformément aux exigences européennes. La thèse proposée vise à concevoir et à valider des outils informatiques permettant de simuler l'impact des évolutions possibles de la réglementation sur les acteurs de marchés et sur les mécanismes d'équilibrage du réseau électrique. Ces simulations permettront d'éclairer les acteurs de marché, les gestionnaires de réseau, le régulateur et les pouvoirs publics.

Modelisation thermomécanique 3D de circuit imprimés

DLORR

Master Sciences des Matériaux, Calculs numériques

01-09-2019

SL-DRT-19-0623

manuel.fendler@cea.fr

La transition numérique s'illustre dans l'usine du futur par l'instrumentation d'outils et de pièces évoluant dans des environnements extrêmement sévères pour l'internet des objets. Afin d'en assurer une intégration efficace et robuste, l'étude proposée dans le cadre de cette thèse a pour but d'acquérir la connaissance des contraintes de dimensionnement, et de mettre en ?uvre les outils de modélisation et de simulation permettant la co-conception mécatronique des futurs systèmes industriels intelligents.

Enrobage métallique de fonctions électroniques communicantes par Cold Spray

DLORR

Sciences de Matériaux, Métallurgie

01-09-2019

SL-DRT-19-0624

manuel.fendler@cea.fr

La transition numérique s'illustre dans l'usine du futur par l'instrumentation d'outils et de pièces évoluant dans des environnements extrêmement sévères pour l'internet des objets. Une des difficultés consiste à intégrer des fonctions communicantes sans fil à l'intérieur de pièces métalliques, notamment à des fins de traçabilité avec des étiquettes RFID. En raison des difficultés liées à l'environnement électromagnétique délicat, il n'existe pas de solutions d'intégration dans l'état l'art. Cette étude a pour but d'exploiter les potentialités offertes par la technique de rechargement de matière à froid appelée Cold Spray, en caractérisant les effets bénéfiques de texture sur les propriétés d'absorption des métaux ainsi mis en ?uvre pour encapsuler la puce électronique.

Stratégies de sécurisation d'une hiérarchie mémoire contre les attaques par canaux auxiliaires logiciels

Département Systèmes

Laboratoire Sécurité des Objets et des Systèmes Physiques

Formation en sécurité des systèmes matériels et architecture des processeurs

01-10-2019

SL-DRT-19-0625

thomas.hiscock@cea.fr

Le début de l'année 2018 a été marqué par la révélation très médiatisée des attaques Spectre et Meltdown. L'aspect réellement novateur de ces attaques est d'utiliser les comportements très (trop ?) prédictif des éléments de microarchitecture des processeurs modernes pour provoquer des fuites d'informations via ce que l'on appelle un canal auxiliaire logiciel. Les canaux les plus exploités sont probablement les mémoires caches qui depuis 2005 sont clairement identifiées comme une source de fuite d'informations (les adresses accédées) exploitable. Au fil des années, un large panel d'attaques sur les caches s'est développé, avec de nombreuses techniques : Evict+Time, Prime+Probe ou encore Flush+Reload. Mais plus généralement, de nombreuses vulnérabilité similaires existent sur toute la hiérarchie mémoire : le célèbre bug rowhammer sur les DRAMs ou la vulnérabilité DRAMA et certaines vulnérabilités liées à la traduction d'adresse (MMU). Prévenir ces attaques sur la hiérarchie mémoire est donc un enjeu majeur dans la conception des futurs processeurs. L'objectif de cette thèse est de développer de nouveaux moyens de sécurisation pour une hiérarchie mémoire. Un premier grand axe de travail sera de comprendre en détail l'ensemble des attaques actuelles sur la hiérarchie mémoire et éventuellement identifier de nouvelles vulnérabilités potentielles. Cette analyse permettra par la suite de dériver un ensemble de critères quantitatif de la sécurité d'une hiérarchie. Nous aurons dès lors les outils adéquats pour comparer les contremesures proposées dans l'état de l'art et identifier leurs limites. À partir de cela, nous pourrons construire des contremesures pensées globalement et qui ciblent toute la hiérarchie mémoire. Les innovations proposées dans cette thèse ont vocations à être intégrées dans le processeur sécurisé RISC-V développé dans le projet de l'IRT Nanoelect Nanotrust et peuvent mener à des démonstrateurs au cours du projet de thèse.

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