Direction scientifique
Transfert de connaissances vers l'industrie

Nos Thèses par thème

Unification des Mémoires Réparties dans les Systèmes Hétérogènes

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Master 2 Recherche Informatique

01-10-2018

SL-DRT-18-0290

loic.cudennec@cea.fr

Les ordinateurs du futur, embarqués dans une voiture ou dans des super calculateurs, auront une hiérarchie mémoire très complexe. Il s'agit de relier des dizaines (centaines) de coeurs de calcul à des tera-octets de mémoire. Les coeurs de calculs peuvent être hétérogènes (CPU, GPU, DSP, FPGA), la mémoire également (DRAM, NVRAM, FLASH). Beaucoup d'architectures existent (mémoire distribuées, mémoires partagées, NUMA), plusieurs possibilités existent pour leur exploitation matérielle (cohérence de cache, protocoles de communication) ou logicielles (parallélisme de thread, OpenMP, transactions), plusieurs options existent pour la communication entre coeur et mémoire (MPI, RDMA, RoCE, CCIX, GenZ). Aucune approche ne donne ni de modèle de programmation clair, ni de modèle de mémoire simple dans le cadre d'applications parallèles. L'objectif de cette thèse de doctorat est d'étudier la possibilité d'exploiter les technologies émergentes autour des ressources d'accélération de calcul, des mémoires hybrides (persistantes ou non) et des standards de communication distants (par exemple le RDMA) afin de rendre plus performant le partage de données sur les plateformes hétérogènes et de fournir un modèle simple pour le programmeur.

Algorithme quantique pour le calcul des temps d'exécution pire cas (WCET) classiques

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Informatique, mathématique appliquées, ou physique quantique avec intérêt pour l'informatique

01-10-2018

SL-DRT-18-0365

sergiu.carpov@cea.fr

Les temps d'exécution pire-cas --parfois connus sous l'acronyme anglais WCET pour Worst-Case Execution Time-- sont des données fondamentales pour la validation et la sûreté des systèmes temps-réel et faire leur preuve d'ordonançabilité. Ces données sont particulièrement importantes dans le contexte des systèmes temps-réels autonomes (robotique, voiture autonome, CPS), pour lesquels la sûreté de fonctionnement est primordiale. Cependant calculer un WCET à la fois garanti (majorant strict) mais pas trop pessimiste afin de réduire les coûts et la complexité de tels systèmes temps-réels est un problème complexe non parfaitement résolu. Surtout que dans le même temps les architectures matérielles et logicielles des systèmes embarqués tendent à se complexifier (pipelines, caches, multic?urs, etc.). Le but de cette thèse est de s'appuyer sur l'état de l'art des méthodes de calculs des WCETs pour déterminer ce que les calculateurs quantiques pourraient apporter en précision et en capacité d'analyse sur de tels problèmes. Il serait possible dans ce cadre de s'éloigner des consignes très conservatives usuellement associées au calculs classiques de WCET. En fonction du profil du candidat, le sujet pourra être orienté vers des aspect plus opérationnels - comment implémenter une algorithme d'évaluation du WCET sur un simulateur quantique disponible (QX ou Quantum Leaning Machine) - ou bien plus théorique comme l'analyse de la complexité algorithmique des approches envisagées.

Etude et intégration d'architectures d'amplificateur de puissance de type outphasing pour la 5G

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Architectures Intégrées Radiofréquences

Master 2 ou Ecole d'Ingénieur Spécialité Microélectronique et Radiofréquences

01-09-2018

SL-DRT-18-0453

alexandre.giry@cea.fr

L'objectif de la thèse est d'étudier de nouvelles architectures de PA linéaires à fort rendement de type Outphasing (OPA) et d'investiguer les possibilités d'intégration en technologie RFSOI pour des solutions PA performantes bas coût capables d'adresser les futures applications 5G.La 5G permettra d'adresser la demande continue pour les communications mobiles à très haut débit. Les exigences en termes de linéarité et de consommation rendent la conception des amplificateurs de puissance (PAs) pour la 5G très critique. Par ailleurs, la demande pour des débits élevés conduit à des signaux RF à fort rapport entre puissance crête et puissance moyenne qui rendent la conception de PAs intégrés encore plus difficile. Cela nécessite une évolution des architectures de PA intégrées traditionnelles vers des architectures avancées à forte efficacité linéaire. L'objectif de la thèse est d'étudier de nouvelles architectures de PA linéaires à fort rendement de type Outphasing (OPA) et d'investiguer les possibilités d'intégration en technologie RFSOI pour des solutions PA performantes bas coût capables d'adresser les futures applications 5G. Le/la candidat(e) étudiera différentes architectures d'OPA et réalisera une étude détaillée de la plus prometteuse pour proposer une solution innovante. La solution proposée sera intégrée en technologie RFSOI avec pour objectif de maximiser les performances et de minimiser la surface de silicium. Les différences éventuelles entre mesures et simulations seront analysées et justifiées. Des directions et perspectives pour la conception d'OPA intégré haute performance seront proposées.

Développement de transducteurs piézoélectriques ultrasonores (pMUT) innovants pour applications automobiles

Département Composants Silicium (LETI)

Laboratoire Composants Micro-Capteurs

Bac +5 in Mechanics, Solid-state Physics, Physics

01-09-2018

SL-DRT-18-0471

bruno.fain@cea.fr

Les transducteurs ultrasonores piézoélectriques (pMUT) suscitent un engouement particulier ces dernières années, en raison des possibilités d'intégration de ces capteurs dans les smartphones, les tablettes et les objets connectés, et des nouveaux usages associés : capteurs d'empreinte, détecteur de mouvement, détection d'obstacle. Pour répondre aux attentes, il est nécessaire d'améliorer la figure de mérite des pMUTs. Cette thèse a pour objectif la réalisation de composants innovants pour les applications dans le domaine automobile. Le sujet de thèse porte sur la conception, le suivi de fabrication et la caractérisation de pMUTs. La conception sera réalisée par une approche analytique couplée avec des moyens de simulations par éléments finis (ANSYS, Comsol Multiphysics). Le suivi de fabrication s'appuiera sur la forte expériences des équipes du CEA dans les technologies MEMS, en s'appuyant sur la plateforme 200 mm du LETI. La caractérisation sous pointe permettra de valider et d'affiner les modèles de conception. Les tests permettront d'évaluer la pertinence des composants pour les besoins identifiés. Pour ce faire, le thésard aura de solides bases en mécanique du solide et une forte culture expérimentale. Il sera à même d'aborder les volets scientifiques et technologiques du sujet. Il devra faire preuve de rigueur, d'autonomie et d'une bonne capacité à travailler en équipe.

Conception d'un convertisseur Analogique-Numérique pour Système IoT de détection acoustique Hybride à Base de Réseaux de Neurones Impulsionnels

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Architectures Intégrées Radiofréquences

Ingénieur / Master2

01-09-2018

SL-DRT-18-0494

dominique.morche@cea.fr

Nous proposons de réaliser dans le cadre de cette thèse, un convertisseur analogique numérique qui génère en sortie un train d'impulsions qui puissent être directement traité par le réseau de neurone. Une optimisation conjointe entre l'ADC et le réseau de neurone sera conduite par le candidat. La détection et la classification de signaux est devenu une fonction clé dans l'internet des objets pour extraire des informations dans l'environnement. Pour y parvenir, les traitements à base de réseaux de neurones sont une solution qui devient de plus en plus courante. Pour favoriser le déploiement de ces solutions il est critique de développer des circuits d'interface analogique-numérique qui soient efficaces énergétiquement et dont les performances d'adaptent aux besoins. Dans ce but, nous proposons de réaliser dans le cadre de cette thèse, un convertisseur analogique numérique qui génère en sortie un train d'impulsions qui puissent être directement traité par le réseau de neurone. Une optimisation conjointe entre l'ADC et le réseau de neurone sera conduite par le candidat et un post-doc (qui travaillera sur la partie numérique en collaboration avec le candidat). Pour la conception, la technologie CMOS 28FD-SOI de STMicroelectronics sera utilisée. Plusieurs circuits seront conçus, fabriqués et caractérisés. L'objectif à terme est d'aboutir à la réalisation d'un démonstrateur capable de classifier les signaux audio. Des cas d'applications industriels seront considérés. La thèse sera menée en collaboration avec l'IMT atlantique. Le candidat pourra également être amené à présenter ses travaux dans le cadre de projets européens.

Capteur d'images CMOS adaptatif pour systèmes de vision

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Circuits Intégrés, Intelligents pour l'Image

Bac+5 (Master Degree) en Microélectronique

01-01-2018

SL-DRT-18-0507

gilles.sicard@cea.fr

Cette thèse se propose d'explorer de nouvelles architectures de capteurs de vision pour améliorer la réactivité du capteur et faciliter le traitement de son image. L'imageur étudié pendant cette thèse utilisera les technologies microélectroniques émergentes dites « 3D » du CEA leti. pour pouvoir, en plus d'acquérir une image, paramétrer les conditions de fonctionnement du capteur en temps réel et ainsi s'adapter à son environnement d'utilisation. Le doctorant bénéficiera durant ses 3 années de thèse de l'expertise et de l'excellence scientifique de tout le CEA-Leti pour atteindre des objectifs élevés d'innovation à travers des brevets et des publications de rang international. Ces technologies permettent d'empiler plusieurs circuits intégrés et présentent l'avantage de proposer une très forte densité d'interconnexions permettant d'envisager des connexions au niveau du pixel de l'imageur. Le système adaptatif intégré pourra ainsi interagir localement avec le pixel ou le groupe de pixel afin d'optimiser son fonctionnement et ainsi régulariser l'image sortante. Le candidat, dynamique et autonome, titulaire d'un Bac +5 en microélectronique, plus particulièrement en conception de circuit intégré analogique et mixte. Une bonne maitrise des outils CAO associés (Cadence, Matlab) sera attendue et des compétences en traitement d'images seront appréciées. Le déroulement des 3 années de thèse commencera par l'étude de l'état de l'art, puis le doctorant définira l'architecture optimale, la concevra et testera un prototype mettant en évidence les potentialités scientifiques et industrielles des solutions proposées.

73 (Page 1 sur 13)
1 - 2 - 3 - 4 - 5  next   last
-->

Voir toutes nos offres