Direction scientifique
Transfert de connaissances vers l'industrie

Nos Thèses par thème

Exploration et conception d'architectures de calcul de type in-memory à base de mémoires non volatiles émergentes

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Intégration Silicium des Architectures Numériques

école d'ingénieurs ou master 2

01-09-2018

SL-DRT-18-0258

jean-philippe.noel@cea.fr

L'objectif de cette thèse est d'explorer l'utilisation des mémoire non-volatiles émergentes pour les architectures de in-memory-computing afin d'ouvrir le champ d'application de ces mémoires limitées aujourd'hui à des implementations SRAM. L'utilisation des systèmes électroniques, des systèmes embarqués aux super-ordinateurs, devient de plus en plus centrée sur l'exploitation de leurs données. Parallèlement, l'écart de performance entre le processeur et sa mémoire n'a jamais cessé de croître au cours des dernières décennies (phénomène connu sous le nom de « memory wall »). La même tendance est également observée au niveau de l'écart de consommation d'énergie entre le calcul (GFlop/s) et le mouvement de données (GByte/s). Ainsi, une très grande proportion, sinon la plus grande, des efforts déployés par les industriels et les chercheurs du domaine se sont concentrées sur l'amélioration des caractéristiques des mémoires telles que la réduction de la taille physique, l'augmentation de la bande passante, la non-volatilité des données, etc. Malgré les avantages évidents de la hiérarchisation des mémoires (notamment des niveaux de cache), la latence des transferts de données entre ses différents niveaux reste un goulot d'étranglement important au niveau des performances. En termes de consommation d'énergie, les E/S dominent largement le coût global (70% à 90%). Enfin, en termes de sécurité, les transferts de données entre CPU et mémoire constituent le talon d'Achille d'un système informatique largement exploité par les pirates informatiques. Par conséquent, d'autres solutions sont apparues au fil des ans pour résoudre ces problèmes. Ils peuvent être regroupés sous les termes suivants: processing-in-memory, logic-in-memory et in-memory computing (ou computing-in-memory). Le processing-in-memory (PIM) est un concept basé sur le procédé de fabrication DRAM consistant à piloter des unités de calcul implémentées dans des modules DIMM à travers le bus mémoire existant. Dans des travaux plus récents, et avec le progrès des technologies 3D, les chercheurs proposent de concevoir des piles d'unité de calcul à côté de la pile DRAM, ce qui permet de créer un parallélisme massif des données. Logic-In-Memory (LiM) est le concept d'intégration de certaines capacités de calcul dans la mémoire. Cependant, il est plus utilisé pour implémenter des opérations logiques sur une couche mémoire spécifique ou une couche logique dédiée aux mémoires 3D. Dans ce sujet de thèse, le In-Memory-Computing (IMC), qui consiste à intégrer une partie des unités de calcul dans le périmètre de la mémoire, ce qui signifie que les données ne quittent pas la mémoire sera exploré. Cela a pour avantage d'offrir un gain significatif dans le temps d'exécution, en réduisant la consommation d'énergie et en améliorant la sécurité. Un premier concept d'IMC a été mis en ?uvre avec succès dans le laboratoire. Malgré les résultats prometteurs des travaux existants, toutes les applications ont été expérimentées uniquement à partir de matrices de cellules SRAM ce qui limite drastiquement les applications futures. Pour aller plus loin et cibler les applications nécessitant des mémoires hautes capacité (vidéo, ...), l'utilisation de mémoires non volatiles basées sur des technologies émergentes (ReRAM, PCM, MRAM, ...) fera l'objet d'une exploration approfondie dans le cadre de cette thèse. Basé sur une plateforme logicielle interne et une architecture matérielle existante, l'objectif principal sera d'évaluer les performances (consommation, timing, ...) et d'explorer de nouvelles solutions d'architectures et de conception.

Unification des Mémoires Réparties dans les Systèmes Hétérogènes

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Master 2 Recherche Informatique

01-10-2018

SL-DRT-18-0290

loic.cudennec@cea.fr

Les ordinateurs du futur, embarqués dans une voiture ou dans des super calculateurs, auront une hiérarchie mémoire très complexe. Il s'agit de relier des dizaines (centaines) de coeurs de calcul à des tera-octets de mémoire. Les coeurs de calculs peuvent être hétérogènes (CPU, GPU, DSP, FPGA), la mémoire également (DRAM, NVRAM, FLASH). Beaucoup d'architectures existent (mémoire distribuées, mémoires partagées, NUMA), plusieurs possibilités existent pour leur exploitation matérielle (cohérence de cache, protocoles de communication) ou logicielles (parallélisme de thread, OpenMP, transactions), plusieurs options existent pour la communication entre coeur et mémoire (MPI, RDMA, RoCE, CCIX, GenZ). Aucune approche ne donne ni de modèle de programmation clair, ni de modèle de mémoire simple dans le cadre d'applications parallèles. L'objectif de cette thèse de doctorat est d'étudier la possibilité d'exploiter les technologies émergentes autour des ressources d'accélération de calcul, des mémoires hybrides (persistantes ou non) et des standards de communication distants (par exemple le RDMA) afin de rendre plus performant le partage de données sur les plateformes hétérogènes et de fournir un modèle simple pour le programmeur.

Purification du fluide frigorigène dans les machines à absorption par l'optimisation des transferts couplés de masse et de chaleur dans les films tombants de l'ensemble générateur/rectifieur

Département Thermique Biomasse et Hydrogène (LITEN)

Laboratoire Systèmes Solaires Haute Température

BAC+ 5 avec compétences en Thermodynamique, Energétique et Transferts thermiques. Idéalement transferts de masse et de chaleur avec changement de phase. Connaissance de l'environnement matlab/scilab appréciées

01-10-2018

SL-DRT-18-0308

francois.boudehenn@cea.fr

Depuis plus de quinze ans, on assiste à un développement accru de la demande en climatisation. La majeure partie des climatiseurs sont des machines de compression mécanique de vapeur utilisant de l'électricité pour fournir l'effet frigorifique. L'utilisation de cette technologie doit faire face à un paradoxe : plus le nombre de climatiseurs installés dans les villes augmente, plus la chaleur dégagée en milieu urbain croît, entrainant une élévation de la température de l'air ambiant qui engendre la baisse des performances du refroidisseur et la hausse des besoins en refroidissement des bâtiments ce qui peut amener à tripler la demande de pointe d'électricité. Une des solutions à ces problèmes pourrait être l'utilisation de machines frigorifiques à absorption alimentées par de la chaleur fatale ou de l'énergie solaire thermique via les réseaux lors des périodes estivales. Les machines à absorption ammoniac-eau apparaissent particulièrement intéressantes, en raison de leurs faibles coûts de production et de maintenance. Le principal défaut de ce couple de fluides de travail réside dans le faible écart de volatilité entre le fluide absorbant et le fluide réfrigérant qui nécessite l'utilisation d'un rectifieur pour éliminer les traces d'eau dans les vapeurs d'ammoniac en sortie du générateur. Dans ce contexte, les travaux de thèse s'orienteront vers la compréhension et la modélisation des transferts couplés de chaleur et de masse au niveau de la génération de vapeur (ensemble générateur/rectifieur) par film tombant. Une validation expérimentale sera réalisée à partir d'un prototype existant au laboratoire. Cette validation numérique/expérimentale permettra ensuite de réaliser une optimisation de l'ensemble de la chaine de génération de vapeur visant à l'amélioration de la compacité globale et à l'augmentation des performances du cycle thermodynamique.

Chaîne de vision bio-inspirée pour l'analyse de scène.

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Adéquation Algorithmes Architecture

Ingénieur grandes écoles, master recherche

01-10-2018

SL-DRT-18-0309

laurent.soulier@cea.fr

Les capacités de reconnaissance des systèmes de vision artificielle (caméra(s) et processeur(s)) restent très en deçà de celles atteintes par des systèmes biologiques (?il ? cortex). Par ailleurs, les systèmes biologiques sont capables de traiter l'information en quelques millisecondes, ce qui reste hors de portée des systèmes électroniques bien que les capteurs d'images les mieux résolus soient loin d'atteindre la résolution des yeux humains (Quelques dizaines de millions de pixels contre plus d'une centaine de millions). L'ambition de cette thèse est de relever le défi posé par le vivant en explorant des architectures de capteurs intégrés bioinspirés. L'approche que nous retenons est basée trois hypothèses : d'une part la résolution des capteurs d'images biologiques n'est pas uniforme, la zone la mieux résolue (la fovéa) est dédiée à l'acquisition des zones d'intérêt de la scène ; d'autre part les prétraitements dès le capteur permettent de compresser l'information ; enfin, le traitement de l'information est dépendant du contexte de la scène et de connaissances préalables. Ce sujet, exploratoire, vise à imaginer, dans le cadre de ces hypothèses, des solutions en rupture par rapport à l'état de l'art, pour doter des systèmes artificiels autonomes (drones de toutes natures (UAV, UGV,?), machines-outils, caméra intelligente) de capacité de perception de leur environnement de haut-niveau, tout en ne bénéficiant que de ressources limitées, propres aux systèmes embarqués. Le doctorant devra posséder de solides bases en traitement d'images et en architectures numériques.

Génération automatique de processeur neuronal scalable et à haute efficacité énergetique

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Diplôme d'ingénieur et de Master 2 en conception de systèmes embarqués / Electronique numérique

01-10-2018

SL-DRT-18-0315

thomas.peyret@cea.fr

Les réseaux de neurones sont de plus en plus utilisés dans tous les contextes que cela soit pour des applications ludiques ou bien critiques comme dans le domaine automobile pour par exemple reconnaitre des piétons, des obstacles... L'utilisation de réseaux de neurones dans un contexte embarqué nécessite d'avoir une bonne efficacité énergétique et donc d'avoir un matériel dédié. Le CEA a développé un processeur d'accélération d'exécution de réseau de neurones "PNeuro" à haute efficacité énergétique, mais qui, dans sa version actuelle, ne permet que d'accélérer des réseaux de relativement petite profondeur. L'idée de base de ce sujet de thèse est de se baser sur ce processeur neuronal et de générer des accélérateurs de réseau de neurones de taille variable permettant d'adresser de plus gros réseaux, des cascades de réseaux et l'exécution parallèle de réseaux. L'architecture pourra être vu comme un CGRA (Coarse Grain Reconfigurable Architecture) dédié au domaine neuronal. Ce travail adressera donc la problématique classique du "mur de la mémoire" mais appliqué à cette architecture. Il adressera aussi la programmabilité ainsi que la vérification d'une telle architecture. Le candidat proposera des innovations permettant la génération automatique d'une architecture possédant un accès aux données scalable, de gérer le parallélisme et de valider la bonne exécution d'un traitement.

Algorithme quantique pour le calcul des temps d'exécution pire cas (WCET) classiques

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Informatique, mathématique appliquées, ou physique quantique avec intérêt pour l'informatique

01-10-2018

SL-DRT-18-0365

sergiu.carpov@cea.fr

Les temps d'exécution pire-cas --parfois connus sous l'acronyme anglais WCET pour Worst-Case Execution Time-- sont des données fondamentales pour la validation et la sûreté des systèmes temps-réel et faire leur preuve d'ordonançabilité. Ces données sont particulièrement importantes dans le contexte des systèmes temps-réels autonomes (robotique, voiture autonome, CPS), pour lesquels la sûreté de fonctionnement est primordiale. Cependant calculer un WCET à la fois garanti (majorant strict) mais pas trop pessimiste afin de réduire les coûts et la complexité de tels systèmes temps-réels est un problème complexe non parfaitement résolu. Surtout que dans le même temps les architectures matérielles et logicielles des systèmes embarqués tendent à se complexifier (pipelines, caches, multic?urs, etc.). Le but de cette thèse est de s'appuyer sur l'état de l'art des méthodes de calculs des WCETs pour déterminer ce que les calculateurs quantiques pourraient apporter en précision et en capacité d'analyse sur de tels problèmes. Il serait possible dans ce cadre de s'éloigner des consignes très conservatives usuellement associées au calculs classiques de WCET. En fonction du profil du candidat, le sujet pourra être orienté vers des aspect plus opérationnels - comment implémenter une algorithme d'évaluation du WCET sur un simulateur quantique disponible (QX ou Quantum Leaning Machine) - ou bien plus théorique comme l'analyse de la complexité algorithmique des approches envisagées.

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