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3 proposition(s).

Nouvelles solutions radio de réveil pour intéragir avec l'internet des Objets dans les systèmes cyber-physiques

Département Systèmes

Laboratoire Communication des Objets Intelligents

Ecole d'ingénieur/ Master2

01-09-2018

SL-DRT-18-0693

mickael.maman@cea.fr

Avec le déploiement massif de capteurs, le défi majeur est d'avoir une longue durée de vie du réseau et une forte réactivité. De nombreuses technologies sont en concurrence pour des communications Uplink (UL) basse consommation(par exemple LoRa, Sigfox, Bluetooth LE, Thread, Zigbee, WiFi) mais une communication Downlink (DL) ultra-basse consommation est manquante. Or, aujourd'hui, il est nécessaire de pouvoir interagir avec les dispositifs IoT (par exemple pour commander un objet dans les systèmes cyber-physiques ou pour interagir avec l'environnement réel dans la réalité augmentée). De nombreux efforts ont été consacrés à la conception de protocoles efficaces énergétiquement et plus particulièrement au niveau de l'accès MAC. La couche MAC a un rôle important dans l'efficacité énergétique des communications car elle contrôle la radio. Certaines technologies comme Sigfox ou LoRa propose d'ouvrir une fenêtre d'écoute pour les communications DL après chaque communication UL mais cela n'est pas adapté aux applications contraintes en latence. D'autres solutions MAC écoutent périodiquement à une fréquence dépendante de la latence maximale mais la rareté des communications DL implique une sur-écoute et une surconsommation énergétique. Une autre approche consiste à utiliser des récepteurs de réveil à très faible consommation (WRX), ce qui peut réduire considérablement la consommation d'énergie globale du système. Cette approche dégrade les performances de la radio pour réduire sa consommation énergétique. L'appareil peut donc écouter en continu un signal de réveil dans le canal. Les inconvénients de ces solutions sont leur faible maturité (preuve de concept) et leur très faible sensibilité. Durant cette thèse, nous proposons une approche cross-layer RF-PHY-MAC. Notre objectif est de trouver un compromis entre la consommation énergétique, la latence et les performances (portée). Les caractéristiques à considérer seront la puissance consommée de la RF, la latence de réveil, la robustesse aux interférences et aux faux réveils, la sensibilité et la portée, le débit, le cout et la taille ainsi que la régulation.

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Sécurisation de l'implémentation des mécanismes de chiffrements par flot

Département Systèmes

Laboratoire Sécurité des Objets et des Systèmes Physiques

Master 2 en Mathématiques et/ou sécurité de l'information

01-10-2018

SL-DRT-18-0762

mathieu.desnoes@cea.fr

Les attaques récentes sur les processeurs (Meltdown [1] et Spectre [2]) ont mis en évidence la vulnérabilités des composants électroniques grands publics. Cela vaut pour les processeurs des ordinateurs ou téléphones portables, mais aussi pour les petits processeurs embarqués dans les objets connectés (IoT). Il est nécessaire de sécuriser ces circuits, tout en tenant compte de leurs contraintes spécifiques (petite empreinte matérielle et basses consommation). Il apparait en particulier nécessaire de sécuriser les transactions intra-chip pour garantir la confidentialité et l'intégrité des communications entre un CPU et ses périphériques (eg. FLASH, DMA, SRAM?.). Les mécanismes de chiffrement par flot [3] sont bien adaptés pour répondre à ces défis car leur implémentation nécessite peu de ressources matérielles [4]. Cependant, la sécurité du système est alors reportée celle du mécanisme de chiffrement. L'objet de cette thèse est donc de proposer des implémentations robustes aux attaques par canaux auxiliaires (side channel) et aux injections de fautes. Le candidat devra proposer et implémenter des contre-mesures tenant compte de la forte contrainte de taille, de performances et de consommation. L'implémentation sécurisée sera évaluée sur des bancs de caractérisation. Les axes de recherche à investiguer sont les suivants: Choix des mécanismes les mieux adaptés pour assurer les fonctions de sécurité (confidentialité, authentification et intégrité) et une intégration « triviale » dans un processeur ou SoC. Attaques par canaux auxiliaires: identifier les opérations donnant lieu à une fuite d'information (eg. T-test, information mutuelle) et proposer des contremesures (eg. masquage, jitter, insertion de délais aléatoires) offrant le meilleur compromis robustesse/complexité matérielle. Injections de fautes: détecter une modification de l'état interne du chiffreur. [1] https://meltdownattack.com/meltdown.pdf [2] https://spectreattack.com/spectre.pdf [3] http://www.ecrypt.eu.org/stream/ [4] https://www.cryptolux.org/index.php/Lightweight_Cryptography

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Processeurs assurant la confidentialité, l'authenticité et l'intégrité des programmes

Département Systèmes

Laboratoire Sécurité des Objets et des Systèmes Physiques

electronique, FPGA, VHDL, programmation C/C++, compilation

01-12-2018

SL-DRT-18-0965

olivier.savry@cea.fr

Jusqu'à maintenant la confidentialité, l'authenticité et l'intégrité n'ont jamais été montrées conjointement dans les processeurs sécurisés modernes alors qu'elles sont indispensables pour garantir la propriété intellectuelle, le déploiement, la sécurité et la sûreté de fonctionnement des produits industriels actuels comme les objets de l'IoT (Internet of Things) ou des CPS (Cyber Physical Systems). On cherchera dans cette thèse à assurer l'intégrité de l'exécution des programmes avec du chiffrement authentifié des instructions et des données léger et performant issu de la compétition CAESAR. On montrera que la confidentialité peut être atteinte par ces mêmes techniques et qu'elles permettent un déploiement simple. La bonne exécution du flot d'instructions sera prouver et cela jusqu'au traitement par l'ALU en utilisant des codes correcteur et/ou détecteur d'erreurs. L'architecture de sécurité dérivée pourra alors être validée sur du RISC V sur cible FPGA.

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