Transfert de connaissances vers l'industrie
Département Systèmes et Circuits Intégrés Numériques
Laboratoire Systèmes-sur-puce et Technologies Avancées
Master 2 en informatique ou architetcure des ordinateurs
01-09-2021
SL-DRT-21-0248
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
La généralisation d'une organisation hiérarchique des machines HPC en n?uds de plusieurs douzaines de c?urs de calculs interconnectés par un réseau de communication à haute performance a morcelé les systèmes d'exploitation et a complexifié fortement l'écriture des applications. La proposition d'une architecture de processeur 128 bit par la communauté RISC-V offre la possibilité de réinterpréter les concepts fondamentaux au vu de ces évolutions de fond de la structure des machines. Cette proposition offre notamment l'occasion de repenser l'adressage mémoire à l'échelle de toute la machine, et non localement au niveau de chaque n?ud. L'objet de cette thèse sera d'étudier les opportunités ainsi offertes, de proposer des stratégies de gestion d'un espace d'adressage 128 bits à l'échelle de la machine, et d'en évaluer la faisabilité technique, matérielle et logicielle, et les performances visées. Le Directeur de recherche pour cette thèse sera le Prof. Prof. Frédéric Pétrot, from Grenoble-INP/ENSIMAG. Christian Fabre (software) & Cesar Fuguet Tortorelo (hardware) du CEA LIST, seront les co-encadrants du doctorant.
Département Composants Silicium (LETI)
Laboratoire de Composants Mémoires
01-10-2021
SL-DRT-21-0362
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
La découverte récente des propriétés ferroélectriques du matériau HfO2 déposé en couches minces génère actuellement un intérêt très fort dans la communauté scientifique. En effet cette découverte ouvre la voie à l'intégration de mémoires non volatiles ultra faible consommation au sein de n?uds technologiques les plus avancés. Très récemment, des résultats très prometteurs ont été présentés par notre groupe sur l'intégration de capacités ferroélectriques à base de HfO2 (FeRAM) dans le Back-End de circuits CMOS 130nm. L'objectif de la thèse sera d'optimiser les performances mémoires de ces FeRAM (cyclabilité, fenêtre mémoire, temps d'écriture et de lecture, tenue en température), de les intégrer au sein de matrices, et de montrer qu'il est possible de réduire leur dimension afin de les intégrer dans des n?uds technologiques avancés (28nm FDSOI).
Département Systèmes et Circuits Intégrés Numériques
Laboratoire pour la Confiance des sYstèmes de calcuL
M2R ou ingénieur avec connaissance en programmation et/ou optimisation
01-10-2021
SL-DRT-21-0400
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
Les processeurs quantiques actuels sont loin encore de ressembler à l'image idéalisée que pouvaient se faire les pionniers de l'algorithmie quantique : ils ont un mauvais rapport signal/bruit, ont un petit nombre de qubits et une interconnexion limitée qui complique encore la prise en main et la programmation. Cela ne signifie pas pour autant qu'ils sont seulement des prototypes sans utilité pratique. De fait ce type de systèmes de calculs quantiques aussi appelés NISQ d'après l'acronyme anglais "Noisy Intermediate Scale Quantum processors" (ou processeurs Quantiques Bruités de Taille Intermédiaire) sera l'avenir du calcul quantique pour les années qui viennent et pour le futur prévisible. De ce fait il serait de première importance de faire des investigations sur le type de calculs et d'algorithmes qu'on peut mettre en ?uvre sur ces machines, en particulier dans le cadre des problèmes d'optimisation. Une piste particulièrement intéressante est celle des algorithmes dits hybrides qui entrecroisent des parties quantiquement accélérées avec des calculs sur des ordinateurs standards. Dans le cadre de cette thèse, nous nous proposons de faire des recherches sur les limitations de ces premiers ordinateurs NISQ déjà accessibles de façon plus ou moins publique (soit sur simulateurs ou machines réelles) et comment les utiliser malgré ces limitations dans le cadre des algorithmes d'optimisation.
Département Composants Silicium (LETI)
Laboratoire Packaging et 3D
Mater 2 en physique des matériaux, physiques des semi-conducteurs, microélectronique.
01-09-2021
SL-DRT-21-0411
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
Le projet Quantum Silicon Grenoble, incluant le CEA-LETI, CEA-IRIG et l'Institut Néel, vise à réaliser un ordinateur quantique à base de bits quantiques (qubits) en silicium. Les conditions de fonctionnement des qubits (températures cryogéniques = 1K, hautes fréquences de l'ordre du GHz, forte densité de signaux) nécessitent le développement de briques technologiques adaptées, en particulier, pour le routage des signaux d'entrée et de sortie des qubits vers une électronique de contrôle. Les métaux supraconducteurs sont des candidats idéaux pour remplir cette fonction de par l'annulation de leur résistance à basse température et leur faible conductivité thermique qui permet de protéger les qubits de l'échauffement généré par l'électronique de contrôle embarquée sur le même module. Le contexte est le même pour les applications de spectroscopes infra rouge embarqués sur les satellites. La thèse se contrera d'abord sur l'étude de matériaux supraconducteurs (Nb, NbN, TiN, TiNAl) en caractérisant leurs propriétés structurales, électriques et supraconductrice à basse température pour leur intégration dans une piste de routage et en plots multicouches. Elle se poursuivra, en étroite collaboration avec le CEA Irfu à Saclay, par la mise en place d'un protocole de mesure de conductivité thermique à basse température ainsi que par la conception et l'élaboration d'échantillons adaptés. L'objectif final sera de mettre à profit les connaissances acquises pour concevoir le système d'interconnexions supraconductrices du prototype de module quantique au sein de l'équipe.
Département Systèmes et Circuits Intégrés Numériques
Laboratoire Fonctions Innovantes pour circuits Mixtes
BAC+5 Electronique : Diplome d'ingénieur et/ou Master de recherche
01-10-2020
SL-DRT-21-0529
jean-frederic.christmann@cea.fr
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
Dans le contexte de l'Internet des Objets, les applications sont souvent sporadiques et les conditions de fonctionnement des systèmes difficiles. La réduction de la consommation des plateformes embarquées permet d'augmenter l'autonomie de tels systèmes ou d'améliorer leurs fonctionnalités. Pour cela, ce sujet aborde la conception d'un composant mémoire capable de réaliser des calculs complexes directement en mémoire afin de réduire fortement les échanges de données avec le processeur et de réduire la consommation énergétique associée. Ce composant sera conçu en logique asynchrone, solution naturelle pour de telles applications et qui offre des opportunités d'optimisation forte dans son implémentation physique. La description d'un tel composant, sa validation par simulation, son implémentation physique et la caractérisation de ses performances constituent les étapes importantes de ces travaux de thèse. La fabrication d'un circuit intégrant les propositions faites dans le cadre des travaux pourra également être envisagée et permettra de valider l'approche choisie dans un contexte réel.
Département Systèmes et Circuits Intégrés Numériques
Laboratoire Systèmes-sur-puce et Technologies Avancées
Master informatique/Diplôme d'ingénieur
01-09-2021
SL-DRT-21-0620
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
La conception d'un calculateur quantique capable d'exécuter des programmes complexes sur plusieurs centaines de Qubits nécessite de résoudre le problème des erreurs introduites par les opérations sur les Qubits et la décohérence des Qubits. Le moyen pressenti pour compenser ces erreurs est d'utiliser des codes correcteurs d'erreurs, un exemple en est le « surface code ». Le dénominateur commun à ces codes correcteurs est la nécessité de lire très régulièrement une partie des Qubits et d'appliquer des opérations destinées à corriger les erreurs en fonction du résultat de cette lecture. Il est primordial de réduire au maximum le temps entre la mesure et l'application de la correction, car pendant cette intervalle de temps les erreurs continue à s'accumuler. L'objectif premier de cette thèse consiste à proposer une architecture numérique innovante à très faible latence (inférieure à 1µs) permettant de corriger des erreurs sur un dispositif réel de Qubits à base de Qubits de spin défini dans des nanostructures semiconductrices. Le second objectif est de concevoir cette architecture sur une carte FPGA déjà mise en ?uvre sur des expériences de contrôle et de mesure de Qubits. Enfin, une expérimentation sera menée sur des dispositifs existants à plusieurs Qubits qui seront accessibles par l'étudiant.e.
Département Ingénierie Logiciels et Systèmes (LIST)
Labo. ingénierie des langages exécutables et optimisation
Master / Computer Science Engineering / Mathematics
01-03-2020
SL-DRT-21-0797
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
L'informatique quantique semble prometteuse pour résoudre des problèmes algorithmiques que l'informatique classique ne peut résoudre en raison de leur complexité. Cependant, malgré ses promesses et le développement récent des technologies quantiques, les applications industrielles de l'informatique quantique sont jusqu'à présent limitées. Néanmoins, les développements récents de certains algorithmes quantiques (par exemple, Variational Quantum Eigensolver [1], Quantum Approximate Optimization Algorithm [2]), fonctionnant sur des dispositifs existants ou à venir (NISQ - Noisy Intermediate-Scale Quantum) [3], suggèrent de nombreuses opportunités pour des applications à court/moyen terme pour résoudre certains problèmes d'optimisation. La logistique et l'ingénierie industrielle sont des domaines d'application qui proposent des problèmes d'optimisation (ordonnancement, planification, routage?) complexes à résoudre par algorithmique classique. Certaines analyses théoriques et expériences préliminaires [4] ont déjà permis d'identifier des pistes d'applications viables pour les techniques d'informatique quantique. Toutefois, comme il s'agit d'un sujet de recherche vivant, les connaissances sur ces sujets sont dispersées, instables (de nouveaux algorithmes sont proposés fréquemment), parfois spéculatives et pas encore généralisées. Nous proposons donc d'explorer l'application des techniques récentes d'informatique quantique (notamment les algorithmes hybrides et compatibles NISQ) à certains problèmes d'optimisation issus de nos projets industriels. Les objectifs de ce travail de recherche seront les suivants: ? Sélectionner des problèmes d'optimisation pertinents parmi nos projets en cours ou passés dans les domaines de la logistique et de l'ingénierie industrielle. ? Sélectionner des algorithmes quantiques applicables à ces problèmes à partir de l'état de l'art et la pratique et les mettre en ?uvre. ? Adopter ou concevoir un cadre d'analyse comparative qui puisse évoluer avec les progrès dans le domaine de l'optimisation basée sur l'informatique quantique : optimisation en temps de calcul, taille des problèmes, dimension de la machine, ... ? Evaluer la viabilité technique à travers des expériences concrètes. L'évaluation visera notamment à analyser les facteurs d'applicabilité tels que les propriétés de convergence des algorithmes, l'impact de la formulation du problème sur l'efficacité, l'influence de l'architecture matérielle. Plus généralement, l'évaluation doit donner des indications sur les seuils qualitatifs ou quantitatifs (nombre de qubits [5], connectivité, bruit?) qui rendent l'algorithme viable sur les périphériques NISQ (existants ou à venir). ? Proposer et développer des solutions pour rendre viable les algorithmes. Par exemple en adaptant ou étendant les algorithmes, en proposant des réécritures des formulations des problèmes, en mettant en ?uvre un flot de compilation particulier, en adaptant l'architecture de la plateforme d'exécution... Ce travail implique l'accès à des dispositifs d'informatique quantique réels ou émulés pour exécuter les expériences. Des expériences devraient être menées sur diverses plates-formes. Cette thèse se déroulera à Grenoble. [1] A variational eigenvalue solver on a photonic quantum processor, Peruzzo et Al., 2013 [2] A Quantum Approximate Optimization Algorithm, Edward Farhi and Jeffrey Goldstone and Sam Gutmann, 2014 [3] Quantum Computing in the NISQ era and beyond, John Preskill, 2018 [4] Quantum Computing Algorithms for optimised Planning & Scheduling (QCAPS), Dr Roberto Desimone et Al. 2019 [5] Guerreschi, G. G., & Matsuura, A. Y. (2019). QAOA for Max-Cut requires hundreds of qubits for quantum speed-up. Scientific reports, 9(1), 6903. On attend du candidat des connaissances dans un ou plusieurs des domaines suivants : ? Information et calcul quantique ? Optimisation combinatoire ? Algèbre linéaire ? Complexité algorithmique
Département Composants Silicium (LETI)
Laboratoire Gestion de l'Energie, Capteurs et Actionneurs
Master 2, avec des connaissances en conception de circuits intégrés analogiques/mixtes et en microélectronique. Des bases en physique des semi-conducteurs seraient un plus.
01-10-2021
SL-DRT-21-0849
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
Les récentes avancées sur les bits quantiques (Qubits) de spin d'électron offrent des perspectives d'intégration massives de Qubits afin de former les briques de base du futur ordinateur quantique. La polarisation individuelle des boites quantiques, la manipulation sélective de certains spins et la lecture de l'ensemble de la matrice sont des enjeux actuels générant un rapprochement fertile entre la communauté des physiciens et des micro-électroniciens. Les verrous identifiés sont notamment la vitesse et la fidélité de la lecture, la mutualisation des connexions limitées dans les cryostats, et le budget de consommation réduit pour le système électronique de lecture. Afin de faire face à ces verrous, l'activité de recherche de notre groupe s'articule autour de la conception de l'électronique proche Qubit, ce qui est une étape indispensable afin de concevoir un c?ur de calcul quantique composé de plusieurs milliers voir millions de Qubits. Cette thèse s'inscrit dans la thématique de l'ingénierie quantique afin de proposer des architectures intégrées de lecture de bits quantiques. A l'aide de modèles compacts de Qubits, de Single Electron Transistors, et de dispositifs quantiques, le/la doctorant.e participera à la conception en technologie 28nm d'une chaine complète de lecture permettant de lire l'état d'une matrice entière de qubits à température cryogénique. Le/la doctorant.e étudiera au niveau système (Matlab, Simulink) les architectures de chaines de lectures, et concevra ensuite les fonctions nécessaires à la réalisation d'une ou plusieurs chaines (TIA, amplificateurs, mixeurs, intégrateurs, oscillateurs, etc.) en électronique intégrée sous Cadence Virtuoso. Avec le support de l'équipe de micro-électroniciens du CEA-Léti, il/elle aura l'occasion d'explorer des architectures innovantes mêlant comportements quantiques et microélectronique mixte. Les circuits ainsi conçus seront ensuite testés expérimentalement sur dispositifs quantiques à température cryogénique (<4K) avec le support de la plateforme cryogénique de l'INAC et de l'institut Néel. Les compétences développées seront les suivantes : physique quantique (10%), modélisation semi-conducteur à basse température (10%), électronique analogique et mixte CMOS (40%), caractérisations cryogéniques (30%), rédaction de publications scientifiques (10%). Si vous êtes intéressé.e, merci d'envoyer votre CV et lettre de motivation à adrien.morel@cea.fr [1] M. Zurita, L. Le Guevel, G. Billiot, A. Morel, X. Jehl, A.G.M. Jansen, G. Pillonnet, " Cryogenic Current Steering DAC With Mitigated Variability ", Solid-State Circuits Letters, in press. [2] L. Le Guevel et al., " A 110mK 295µW 28nm FDSOI CMOS Quantum Integrated Circuit with a 2.8GHz Excitation and nA Current Sensing of an On-Chip Double Quantum Dot ", ISSCC 2020, pp. 306-308, 2020. [3] L. Le Guevel, G. Billiot, S. De Franceschi, A. Morel, X. Jehl, A.G.M. Jansen, G. Pillonnet, " Compact gate-based read-out of multiplexed quantum devices with a cryogenic CMOS active inductor ", in press.
Département Composants Silicium (LETI)
Laboratoire de Composants Mémoires
étudiant diplômé de Master 2 ou Ecole d'ingénieur avec un profil « électronique analogique » et/ou « microélectronique », motivé à appréhender un sujet à cheval entre circuit et composant alliant mémoire, conception de circuits intégrés et caractérisatio
01-09-2021
SL-DRT-21-0859
Nouveaux paradigmes de calculs, circuits et technologies, dont le quantique (.pdf)
La catégorie des mémoires dite « résistive », nommée en anglais RRAM (Resistive Switching Random Access Memories), est une alternative émergente et crédible pour le remplacement des plans mémoires non-volatile et à accès rapide (<µs), nécessaire à toutes architectures de calcul, notamment la partie actuellement implémentée avec des mémoires dites flash. Les RRAM codent les états logiques sous forme d'états résistifs distincts. Au-delà, de leurs performances sur le volet mémoire (temps d'accès, fiabilité, tension d'opération?), les mémoires RRAM présente d'autres caractéristiques (stockage d'énergie, multi-états) qui permet d'envisager des applications en rupture, notamment le calcul dans la mémoire, des réseaux de neurones, ou des modes duaux de rétention mémoire/énergie. Depuis plusieurs années, le CEA-Léti développe certaines sous-catégorie de RRAM (Re-RAM, Ox-RAM) et évalue l'impact des matériaux et des procédés microélectroniques sur leurs performances. Actuellement, la maturité de ces études au niveau du « dispositif unitaire » permet d'envisager une exploration des effets des circuits de commande qui gèrent principalement la programmation, l'effacement, la lecture, mais aussi dans les applications émergentes l'évaluation des réseaux de neurones, la gestion de la charge en mode batterie. Nos partenaires industriels s'impliquant sur ce sujet nous demandent également une démarche orientée « système matériel », incluant la partie dispositif, le plan mémoire mais aussi son inclusion au sein de son électronique périphérique, voir les algorithmes de bas niveau pour sa gestion. Le sujet de thèse contribuera à la construction de la vision « système matériel » des mémoires RRAM développées au CEA-Léti. Le doctorant aura notamment en charge l'exploration de diverses topologies de circuit proche mémoire pour la programmation, notamment par les transferts contrôlés de charge, de potentiel et/ou de courant. La maitrise de la formation du filament, créant les divers états résistifs, par le contrôle et l'adaptation dynamique et individuelle du temps de programmation est également des sujets qui demande la maitrise du volet dispositif mais aussi du volet circuit. En effet, les moyens de caractérisation sous pointe limite l'exploration de solutions de programmations et son étude statistique sur un plan mémoire. L'auto-ajustement des circuits de programmation entre les différents états (a minima SET et RESET) aux caractéristiques individuelles ou semi-collective de points mémoires est une voie prometteuse pour améliorer significativement les performances de la mémoire, notamment la variabilité des états résistifs. Le doctorant aura aussi à prendre en compte l'évolution de la technologie sur les trois ans, participer à l'élaboration des schémas de sélection des points mémoire dans le plan mémoire, élaborer des stratégies de tests électriques pour dégager des tendances statistiques. Le doctorant pourra s'inspirer de techniques actuellement développées par notre équipe de recherche. Une revue de l'état de l'art international et les contraintes industrielles glanées dans notre environnement collaboratif industrie/recherche permettront également de positionner habillement sa recherche. Le doctorant sera en charge de choisir un niveau de modélisation et de mettre en place un environnement de simulation permettant de prédire les performances de diverses techniques de programmation notamment, prenant en compte le dispositif et le circuit. Par exemple, il combinera de façon avantageuse les concepts de générateur de tension/courant, des contrôles de la cinétique (progressive, impulsionnelle), les limiteurs de tension et de courant, pour émuler des séquencements de programmation multiformes, collectif et/ou individuel, qui moduleront la forme des filaments des points mémoires. Il pourra proposer la modification des dispositifs mémoires (ajout d'électrodes, géométrie, matériaux plus adaptés) en collaboration avec des technologues pour explorer une co-optimisation dispositif/circuit la plus adaptée, au moins au niveau simulation. Afin de gérer la dispersion du procédé, l'aspect de l'auto-ajustement du circuit aux propriétés de chaque cellule mémoire sera également abordé. En fonction des résultats, une ou plusieurs techniques seront identifiés pour leurs pertinences. Elles feront l'objet d'une implémentation en circuit intégré en technologie CMOS. Le doctorant aura en charge la spécification de l'ensemble des sous-blocs constituant la technique (détecteur de tension, étage de commutation, amplificateur?) et réalisera la conception « au niveau transistor ». Le circuit sera fabriqué par un sous-traitant sur une technologie CMOS à maturité industrielle et sera co-intégré avec des plans mémoires fabriqués au CEA-Léti. L'étudiant concevra la carte, conduira les caractérisations électriques du circuit et mettra en ?uvre l'assemblage mémoire/circuit pour prouver expérimentalement l'intérêt des techniques sélectionnées. Le déroulement de la thèse suit un schéma en boucles itératives d'apprentissage (matériau, composant, circuit, caractérisation électrique, modélisation), dont le nombre d'itération sera fonction de l'avancement du travail du candidat sur trois ans, de la fabrication des échantillons, et de l'évolution des dispositifs en salle blanche. Le point de départ sera construit autour de la génération actuelle de composants mémoire pour étendre éventuellement les caractérisations et construire un macro-modèle qui permettra d'explorer différentes topologies de circuits d'interface. Le doctorant développera ses compétences en conception de circuits intégrés (approximativement 50%), en mémoire (30%) et en procédé microélectronique (20%) dans un schéma de thèse de conception de circuit proche du dispositif à contrôler. Il sera intégré à cheval entre trois laboratoires, deux orientés « composant » et l'autre « circuit ». Il devra présenter un excellent niveau scolaire et avoir des notions en électronique analogique et en procédés microélectroniques. La connaissance des outils de conception de circuits intégrés serait des atouts. Enfin, il présentera une bonne capacité de travail personnel, un goût prononcé pour le travail en équipe, et une motivation pour les challenges techniques. Les travaux de doctorat se dérouleront dans le cadre de la collaboration entre une équipe de concepteur de circuits intégrés et des technologues de mémoire sur Silicium, comblant respectivement le fossé entre la conception de circuits intégrés en technologie CMOS et l'expertise sur les dispositifs mémoire. Le doctorant interagira régulièrement avec l'équipe travaillant sur la technologie, pour mieux connaitre la fabrication des dispositifs, la caractérisation électrique, la modélisation, l'analyse des données et les simulations et l'interprétation physique. Le doctorant s'intégrera également avec l'équipe de concepteurs de circuits analogiques afin de proposer et de concevoir de nouvelles topologies de circuits intégrés pour l'implémentation de technique de programmation de mémoire. Les trois encadrants de la thèse Gabril MOLAS, Sami OUKASSI et Gaël PILLONNET (directeur de thèse) ont déjà des expériences reconnues et complémentaires en électronique analogique, procédé microélectronique, composants mémoires et électrochimie. Ce travail s'effectue dans une certaine continuité avec les travaux de thèse de Paola Trotti (soutenance prévue en 2021). De façon plus générale, le campus scientifique de MINATEC à Grenoble accueille 2 400 chercheurs, 1 200 étudiants et 600 experts en transfert de technologie sur 20 hectares à la pointe de la technologie avec 10 000 m² de salles blanches. Le candidat profitera de cet environnement scientifique unique et occupera un rôle clé dans l'investigation du couplage entre circuit et composant afin de proposer un système innovant en gardant un lien marqué avec des problématiques industrielles.
