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Nos Thèses par thème

Défis technologiques >> Cybersécurité : hardware et software
11 proposition(s).

Co-conception de réseaux de neurones profonds adaptés au FHE et au MPC

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire composants logiciels pour la Sûreté et la Sécurité des Systèmes

M2 crypto ou IA

01-10-2019

SL-DRT-20-0388

aymen.boudguiga@cea.fr

Cybersécurité : hardware et software (.pdf)

Dans le cadre de cette thèse, l'étudiant devra étudier les scenarios dans lequel les techniques de cryptographie homomorphe (FHE) fournissent une contre-mesure pertinente à des menaces de confidentialité pesantes sur des systèmes à base de réseaux de neurones. Afin de mener à bien cette tâche, il s'agira plus précisément de s'appuyer sur les nombreux degrés de liberté dans la conception de tels réseaux mais également dans la conception de cryptosystèmes homomorphes afin proposer des réseaux et des FHE spécialisés se mariant aussi efficacement que possible. Le candidat cherchera donc à pousser aussi loin que possible une stratégie de co-design application/FHE afin notamment : d'évaluer des réseaux de neurones profonds sur des entrées chiffrés (confidentialité des entrées/sorties d'un tel réseau) ainsi que d'évaluer des réseaux chiffrés sur des entrées pouvant être claires ou chiffrées (confidentialité modèle/sorties avec confidentialité optionnelle des entrées). Ceci impliquera de définir un "neurone FHE" efficace et de se poser des questions de confidentialité sur l'ensemble de son cycle de vie : depuis l'évaluation homomorphe unitaire d'un tel neurone, l'évaluation de réseaux complets de ces neurones (selon les scenarios de confidentialité ci-dessus) et jusqu'aux problématiques de construction de/d'apprentissage pour ces réseaux (sur données claires, la thèse ne portant a priori que sur la phase d'inférence). De manière complémentaire, le doctorant investiguera l'applicabilité de ses travaux en context MPC. Idéalement, il s'agira de comparer les techniques de FHE et de MPC dans les différents scenarios étudiés, de jauger l'efficacité du "neurone FHE" sur support MPC et d'étudier les complémentarités possibles entre les deux approches. Enfin, des implémentations preuve de concept devront fournir des résultats expérimentaux permettant de juger de la pertinence pratique des travaux, en particulier lorsqu'il s'agit d'associer un certain type de réseaux avec un type de FHE ou de MPC ou de mesurer l'écart de performance à combler pour arriver à évaluer des réseaux de taille et de complexité significatives.

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Algorithmes prouvés de simplification et de résolution pour la preuve de programmes

Département Ingénierie Logiciels et Systèmes (LIST)

Laboratoire pour la Sûreté du Logiciel

Master en méthodes formelles

01-09-2020

SL-DRT-20-0396

loic.correnson@cea.fr

Cybersécurité : hardware et software (.pdf)

La plateforme Frama-C développée au CEA permet la vérification formelle de programmes critiques. Elle est utilisée de manière industrielle dans différents domaines, comme l'aéronautique ou l'énergie, pour garantir l'absence de défaut de programmes C quelque soient leur conditions d'utilisation. Une garantie d'absence de bug ne peut être obtenue qu'en utilisant des outils de raisonnement automatique, que ce soit des assistants de preuve (Coq, PVS, HOL) ou des solveurs SMT (Z3, CVC4, Alt-Ergo). Pour le passage à l'échelle de ces techniques sur des codes industriels, il est cependant nécessaire de passer par une étape de simplification préalable des objectifs de preuve. Au sein de Frama-C, nous avons pour cela développé le moteur Qed qui est chargé de cette étape critique de simplification. Cela a permis notamment des gains d'automatisation considérables dans l'automatisation des preuves de programmes développés par Airbus, conduisant à la généralisation de cette approche dans leur processus de production industrielle. Depuis ses premiers développements en 2015 le moteur Qed a connu de nombreux perfectionnements qui sont de plus en plus difficiles à developper tout en s'assurant de la correction des simplifications réalisées. Il devient maintenant nécessaire d'automatiser la vérification du moteur Qed lui-même. Le but de la thèse est de re-developper entièrement Qed dans l'environnement de preuve Why-3 en spécifiant et en vérifiant la correction de ses algorithmes de simplification. A terme, le code extrait du développement Why-3 serait utilisé en remplacement complet du moteur actuel au sein de Frama-C.

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Techniques de sécurisation matérielle d'algorithmes de cryptographie tirant partie du calcul en mémoire

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Intégration Silicium des Architectures Numériques

Master 2 microelectronique

01-10-2020

SL-DRT-20-0401

simone.bacles-min@cea.fr

Cybersécurité : hardware et software (.pdf)

Le laboratoire LISAN (Laboratoire Intégration Silicium et Architecture Numérique) développe et conçoit des systèmes sur puces (SoC) innovants à base d'architectures multic?urs ainsi que des architectures basse consommation dédiées à l'Internet des Objets (Internet of Things - IoT). Le domaine de l'IoT remet à plat de nombreux prérequis, notamment au niveau de la sécurité des objets connectés autonomes en énergie. Les nouvelles architectures se veulent les plus économes en énergie possible. L'implémentation de la sécurité dans l'IoT doit donc elle aussi être guidée par l'énergie disponible, sans pour autant mener à des failles de sécurité. Une mémoire intelligente, appelée C-SRAM, permettant de faire des calculs au sein de la mémoire a été conçue au sein du laboratoire. L'objectif de la thèse est d'étudier les possibilités de cette mémoire du point de vue de la sécurité. Les propriétés intrinsèques de cette mémoire intelligente permettent d'envisager l'implémentation de plusieurs algorithmes et surtout de nouvelles contre-mesures contre les attaques physiques combinées (canaux auxiliaires et en fautes.

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Attaque side channel contre la confidentialité des modèles de machine learning embarqués : attaques, protection, évaluation

Département Systèmes (LETI)

Laboratoire Sécurité des Objets et des Systèmes Physiques

Machine Learning, microélectronique, systèmes embarqués

01-09-2020

SL-DRT-20-0584

pierre-alain.moellic@cea.fr

Cybersécurité : hardware et software (.pdf)

Une des tendances majeures de l'Intelligence Artificielle aujourd'hui est le déploiement massif des systèmes de Machine Learning sur une multitude de plateformes embarquées. La majorité des fabricants de semi-conducteurs proposent des produits « compatibles A.I. », principalement pour des réseaux de neurones pour de l'inférence. La sécurité est un des grands freins au déploiement de ces systèmes. De nombreux travaux soulèvent des menaces aux impacts désastreux pour leur développement, comme les « adversarial examples » ou le « membership inference ». Ces travaux considèrent les algorithmes de ML selon un point de vue purement algorithmique sans prendre en considérations les particularités de leur implémentation matérielle. De plus, des études plus poussées sont indispensables sur les attaques physiques (side-channel et injection de fautes). En considérant une surface d'attaque regroupant les aspects algorithmiques et matériels, la thèse propose d'analyser des menaces de type Side-Channel Analysis (SCA) ciblant la confidentialité des données d'apprentissage et des modèles (reverse engineering) des systèmes EML et le développement de protections efficaces. Quelques travaux s'intéressent aux attaques physiques contre des réseaux de neurones embarqués mais avec des architectures très simples sur des microcontrôleurs 8-bit, ou FPGA ou en pure simulation. Ces travaux ne proposent pas encore des liens entre les modèles de fautes ou les fuites mises en évidence et les failles algorithmiques. En se basant sur l'expérience d'autres systèmes critiques (e.g., module cryptographique), la philosophie de la thèse sera de considérer conjointement le monde algorithmique et le monde physique pour mieux appréhender la complexité des menaces et développer des protections appropriées. La thèse s'intéressera aux questions scientifiques suivantes : (1) Caractérisation et exploitation des fuites side-channel : comment exploiter les fuites de type side-channel (consommation et/ou rayonnement EM) pour retrouver des informations sensibles sur les données d'apprentissage ou des informations sur l'architecture des modèles. (2) Evaluation des mécanismes de protections classiques : quel est la pertinence et l'efficacité des schémas de défenses classiques de type masking / hiding pour ce type de systèmes et de menaces ? (3) Développement de nouvelles protections appropriées aux réseaux de neurones embarqués.

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Sécurisation de la cryptographie sur courbes elliptiques contre les attaques par Templates et Horizontales

Département Systèmes (LETI)

Laboratoire Sécurité des Objets et des Systèmes Physiques

Master II en Cryptographie ou Data science ou Ecole d'Ingénieur

01-09-2020

SL-DRT-20-0600

antoine.loiseau@cea.fr

Cybersécurité : hardware et software (.pdf)

Cette étude prend place dans le domaine de la sécurisation des systèmes embarqués et tout particulièrement celui de la cryptographie asymétrique face aux attaques par canaux auxiliaires horizontales et à base de Templates. Des études récentes, appliquées à la cryptographie symétrique, ont permis de construire de nouvelles techniques d'attaques par canaux auxiliaires. En améliorant l'efficacité des attaques par Templates, ces nouvelles attaques permettent de passer outre des contremesures de masquage. Il semble opportun d'étudier en profondeur ces nouveaux outils dans le cadre d'attaques par Templates et horizontales contre de cryptographie asymétrique, notamment pour les courbes elliptiques. L'utilisation du machine learning dans le cadre des attaques par canaux auxiliaires. Le but principal de la thèse est d'évaluer les propriétés de sécurités des ECC face aux attaques par Templates et Horizontales les plus évoluée qui font appels au machine learning. En fonction des résultats obtenus de nouvelles contremesures devront être construites afin de pailler à d'éventuelles nouvelles faiblesses.

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Extraction de source d'entropie des mémoires RRAM poura applications TRNG

Département Systèmes (LETI)

Laboratoire Sécurité des Objets et des Systèmes Physiques

microélectronique, physique, cryptographie

01-06-2020

SL-DRT-20-0693

florian.pebay@cea.fr

Cybersécurité : hardware et software (.pdf)

La croissance rapide du nombre de dispositifs connectés de l'internet des objets a pour conséquence l'explosion du nombre de failles de sécurité quotidiennement découvertes. Ces objets, de par leur déploiement, sont particulièrement exposés aux attaques physiques, ce qui oblige les fabricants à augmenter le niveau de sécurité de leurs produits. Les générateurs de nombre aléatoires (TRNG) sont la pièce angulaire de la sécurité des dispositifs car ils permettent de générer les clés nécessaires aux opérations de cryptographie. La sécurité des données ainsi protégées ? et donc la sécurité du système entier ? repose sur la qualité de l'aléa généré par le TRNG. De plus, les composants dédiés à l'internet des objets demandent de fortes exigences en termes de cout et de consommation énergétique. Pour être intégré dans de tels composants, un TRNG doit répondre à ces exigences tout en conservant un bon compromis en terme de robustesse. Ainsi, la réalisation de TRNG basés sur des éléments déjà présents dans les composants, tels que les matrices mémoire, semble une piste prometteuse.

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Etude de la vulnérabilité des systèmes électroniques de type objet connecté contre les agressions électromagnétiques induites

Département Systèmes (LETI)

Centre d'Evaluation de la Sécurité des Technologies de l'Information

Master elctromagnétisme, électronique analogique

01-09-2020

SL-DRT-20-0830

Cybersécurité : hardware et software (.pdf)

Dans le domaine de l'évaluation des systèmes matériels, le CESTI-Leti évalue leurs résistances vis-à-vis des attaques en perturbation via les techniques classiques (glitch de tension, glitch d'horloge, perturbation par effet photoélectrique, perturbation par effet électromagnétique). Les techniques habituelles permettent d'injecter des fautes sur la cible avec beaucoup de précision mais nécessitent généralement un accès physique privilégié au produit pour être au plus près de la zone à perturber, ce qui n'est pas toujours réaliste. En effet, la technique de perturbation électromagnétique actuellement utilisée au CESTI-Leti nécessite de mettre une bobine à moins de 1mm du produit et à faire passer plusieurs centaines d'ampères pendant une très courte période. Le CESTI souhaite donc développer une méthode de perturbation à distance basée sur l'injection d'ondes électromagnétiques. De son côté le CEA-DAM de Gramat a une longue expertise sur la susceptibilité des systèmes électroniques aux agressions d'origine électromagnétique et aimerait utiliser cette expertise pour évaluer la vulnérabilité d'un système communicant électronique (type objet connecté) vis-à-vis d'une agression électromagnétique. Objectifs Les travaux s'inscriront dans le prolongement de travaux effectués au CEA-DAM de Gramat sur la vulnérabilité des systèmes électroniques au rayonnement électromagnétique qui ont prouvé leur efficacité sur le plan du déni de service temporaire et définitif. ? Il s'agira tout d'abord de faire le lien entre une technologie permettant de perturber un système électronique de façon macroscopique (déni de service) et les technologies couramment utilisées aux CESTI-Leti qui permettent une action plus ciblée. ? Puis il s'agira de développer un démonstrateur de laboratoire permettant de mener des attaques en perturbation sur un objet connecté à une distance de quelques centimètres tout en minimisant la puissance requise pour perturber la cible. Déroulement de la thèse La première partie sera consacrée à une revue de la bibliographie sur les effets des perturbations électromagnétiques sur les systèmes électroniques et l'étude les différents moyens d'émission des perturbations électromagnétiques. Dans la deuxième partie des travaux, les différents moyens sélectionnés seront testés contre différentes cibles représentatives d'objets connectés. Il sera alors nécessaire de mesurer l'impact des perturbations sur les différents systèmes et d'en déduire un modèle. La dernière partie sera consacrée au développement d'un générateur de puissance réduite garantissant la sécurité de personnel se trouvant à proximité. Le Leti mettra à disposition les plateformes à évaluer ainsi que le support pour réussir à exploiter les perturbations pour mener une attaque complète sur un objet connecté. Le centre CEA-DAM de Gramat mettra à disposition ses plateformes d'essais permettant de générer des fautes via les rayonnements électromagnétiques ainsi que son savoir-faire sur le domaine qui permettra de développer un prototype adapté aux besoins des expérimentations.

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Optimisation de l'insertion de contre mesure pour la sécurité des Circuits Intégrés

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Calcul Embarqué

Master Recherche (M2) Recherche opérationnelle / Optimisation combinatoire

01-10-2019

SL-DRT-20-0836

lilia.zaourar@cea.fr

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Les Chevaux de Troie Matériels (CTM) sont des blocs malicieux insérés dans les Systèmes sur Puce (SoC) à l'insu du concepteur. Un SoC contaminé représente une menace sérieuse puisqu'il peut avoir un comportement non désiré allant de la fuite d'informations confidentielles au déni de service. Des méthodes de conception existent pour contrer ces CTMs, mais elles modifient l'architecture du SoC avec un impact important sur ses caractéristiques et performances. Le projet ANR MOOSIC (Multi-Objective Optimised Synthesis to Improve Cybersecurity) propose de prendre en compte la lutte contre les CTMs au même titre que les autres caractéristiques lors de la conception, afin d'obtenir un bon compromis entre la sécurité et les performances. Pour cela, il est envisagé tout d'abord d'établir et d'évaluer des propriétés de sécurité, puis de les intégrer dans l'étape de synthèse au moyen de techniques d'optimisation multi-objectif. Le SoC ainsi conçu permettra de lutter contre la cybercriminalité, sans surcoût important. Le candidat devra proposer une modélisation mathématique complète du problème qui prend en charge l'ensemble des contraintes et objectifs (sécurité, surface, fréquence, consommation). Il devra ensuite proposer des algorithmes d'optimisation pour résoudre efficacement le problème d'insertion des contres mesures sur les critères conventionnels (temps, surface, consommation). Enfin, une validation de la méthodologie sur des premiers exemples simples est envisagée. Le stage se déroulera au LIP6/Sorbonne Université à Paris et sera co-encadré avec le CEA LIST. Une poursuite en thèse est envisagée. Elle permettra d'approfondir la résolution du problème et d'effectuer des tests sur des exemples réels issus de partenaire industriel du projet

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Construction systématique et interprétation de modèles de fuites électromagnétiques pour des processeurs embarqués

Département Systèmes (LETI)

Laboratoire Sécurité des Objets et des Systèmes Physiques

Bac +5 Microélectronique ou mathématique

01-10-2020

SL-DRT-20-0838

maxime.lecomte@cea.fr

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Les attaques par canaux auxiliaires ou side-channel consistent à mesurer l'activité physique émise par un circuit (processeur, micro contrôleur ou accélérateurs cryptographique) dans le but d'en extraire des secrets. La consommation du circuit ou le champ électromagnétique émis sont les phénomènes les plus couramment exploités. Avec le développement de l'Internet des objets (IoT), de plus en plus de systèmes sont exposés à ces attaques. Malheureusement, intégrer des contremesures (logicielles ou matérielles) contre de telles attaques est extrêmement couteux. C'est pourquoi, il est essentiel d'avoir une idée précise des fuites side-channel aussi tôt que possible dans les phases de conception. D'une part pour cibler les contremesures sur les zones critiques et d'autre part pour avoir une vision réaliste des fuites dans le but d'automatiser l'application de contremesures. Cette thèse porte sur l'exploration des modèles de fuites électromagnétiques et des différentes manières de les interpréter. L'objectif général de ces travaux est de modéliser les fuites d'un processeur à partir de son état à différents niveaux d'abstractions : Register Transfert Level (RTL), micro-architecture ou encore au niveau simulateur de jeu d'instruction (ISS). Le laboratoire LSOSP du CEA-LETI où se déroulera la thèse a une forte expérience sur les mesures physiques et déjà effectué des recherches préliminaires sur le sujet. Le candidat partira donc de ces résultats et sera amené à effectuer des mesures physiques sur circuit et à manipuler différent modèles logiques afin d'en créer un modèle de fuite précis.

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Vers des algorithmes post-quantiques efficaces. Exploration de la cyber-sécurité embarquée

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire composants logiciels pour la Sûreté et la Sécurité des Systèmes

Master Cryptographie / Mathématique appliquées

01-09-2020

SL-DRT-20-0870

malika.izabachene@cea.fr

Cybersécurité : hardware et software (.pdf)

Plusieurs formes d'attaques sur les sytèmes cyrptographiques utilisés imposent d'augmenter la taille des clés des shémas actuels. Aussi, la menace de l'ordinateur quantique bien que controversée conduit à d'autres formes d'attaques puisssantes avec une menace critique pour certains sytsèmes en particulier les sytsèmes asymétriques comme RSA. Ce constat a amené la communauté en Cryptographie à s'intéresser à de nouveaux schémas post-quantiques, résistants à l'ordinateur quantique. En 2016, le NIST, l'organisme de standardisation américain a lancé un appel pour définir de nouveaux standards post-quantiques comme alternative aux schémas actuels. Actuellement, la phase de second tour est lancée et il y aura un troisième aux alentours de mi-2020. Dans cette thèse, nous adresserons la possibilité d'implémenter des algorithmes post-quantiques dans des environnements différents i.e avec des ressources contraintes en mémoire, bénéficiant d'une faible puissance en ressource de calcul, avec une vitesse de fonctionnement plus faible par exemple.   Ceci nous amènera entres autres à considérer des implémentations à temps constants afin de se prémunir des attaques temporelles qui exploitent le temps que met certaines opérations à être effectuées pour exhiber des faiblesses de sécurité. Notre étude s'appuiera sur les soumissions NIST mais aussi sur d'autres variantes d'algorithmes proposés en dehors de l'appel afin de sélectionner les briques élémentaires les plus adaptées pour la (ou les contraintes) que nous considèrerons; L'un de nos objectifs sera de rester les plus fidèlement proche de modèles d'attaques réalistes mais robustes.

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Impact de la micro-architecture sur les protections contre les attaques par canal auxiliaire

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Infrastructure et Ateliers Logiciels pour Puces

master ou école d'ingénieur informatique

01-09-2020

SL-DRT-20-0921

nicolas.belleville@cea.fr

Cybersécurité : hardware et software (.pdf)

La thèse se place dans le contexte de la cyber-sécurité des systèmes embarqués et objets connectés. Elle concerne plus précisemment l'application de contre-mesures à la compilation contre les attaques par canaux auxiliaires exploitant la consommation électrique ou les émissions électromagnétiques, qui représentent une forte menace pour ces systèmes. Pour appliquer les contre-mesures contre ces attaques, on utilise souvent un modèle de fuite, qui modélise comment les fuites par canal auxiliaire sont liées au programme et aux données manipulées par le processeur. Un modèle infidèle ne permet pas d'appliquer la contre-mesure de manière efficace. Les modèles actuellement utilisés sont insuffisants dès lors qu'ils ne prennent pas en compte la micro-architecture des composants. En effet, la micro-architecture et notamment les éléments invisibles au niveau assembleur (registres ou tampons cachés) peuvent induire des fuites. L'objectif de cette thèse sera d'étudier l'impact de la micro-architecture sur l'application automatisée des contre-mesures contre les attaques par canal auxiliaire à la compilation. Un premier axe est d'étudier comment modifier la manière d'appliquer les contre-mesures au sein du compilateur pour prendre en compte des modèles de fuites précis tenant compte de la micro-architecture, par exemple comment adapter la sélection d'instructions ou l'allocation de registres dans le compilateur en fonction du modèle de fuite. Un second axe est d'adapter les contre-mesures elles-mêmes afin de mieux prendre en compte la nature des fuites, dans l'objectif de réduire les fuites d'information plus efficacement et d'améliorer le compromis sécurité / performance.

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